概要

シリコンライブラリ(SLI)のMIPI D-PHY/LVDS Combo Tx IPソリューションは、MIPI D-PHY Ver.1.2規格と、OpenLDI V0.95に適用可能なLVDS規格に準拠しており、最近の高集積SoCのピン数と面積を削減するのに最適なソリューションです。このIPソリューションは、物理層(PHY)のハードマクロと、D-PHY用のControl and Interface Logic(CIL)のソフトマクロから構成されます。6つあるレーンのそれぞれは1.5Gbpsのデートレートまでサポートし、6つのそれぞれは、SoC上のピン配置の都合によって、データレーンまたはクロックレーンのどちらにもアサインすることができます。PHYには、分周比を設定可能な二つのPLLを搭載しています。

PHYの機能

MIPI D-PHY Ver1.2に準拠したTx

• HSモード(80Mbpsから1.5Gbps)と、LPモード(10Mbpsまで)の両方をサポート
• データレーンかクロックレーンのどちらにも対応できる各レーン
• 分周比を設定可能な分周器を持った2つのPLL
• PHY Protocol Interface (PPI)

LVDS準拠のTx

• 80Mbpsから1.5Gbpsのデータレートに対応
• 低振幅モードをサポート
• Open LDI V0.95に適用可能
• 本IPを2セット使用することにより、デュアルLVDSモードに対応

テスト支援

• ループバックBISTによるアットスピード試験
• PLLバイパスモード
• アナログテスト

製品化状況

MIPI D-PHY / LVDS コンボ TX IPは、55nmプロセスでシリコン検証されております。より詳細な情報は、プロダクトブリーフ（ブロ－シャ）をダウンロードしていただくか、当社のセールスにお気軽に問い合わせください。ご希望のプロセスへのポーティングもお引き受けします。